一句话定义

近存计算（Near-Memory Computing） 指不把内存当作隔着总线、隔着封装去访问的外部部件，而是通过先进封装把它放到离计算单元更近的位置——同一基板上并排、贴在同一封装内，或者直接叠在处理器上方。

判断标准是「搬运距离」，不是「内存类型」。同样的 DRAM 颗粒，换个位置放，带宽、延迟、每比特能耗都会变。

它解决什么问题

模型推理的算术强度不高：一次前向要把权重搬一遍，算的乘法却没那么多。这个差距在端侧尤其明显，因为设备的内存带宽是硬上限——一条 DDR 通道能给多少，就是多少，想加只能加通道，而通道数受封装引脚和功耗预算限制。

结果是三件事同时被卡住：

  • 能跑多大：容量决定装不装得下。
  • 跑多快：带宽决定每秒能喂多少个 token、多少帧。
  • 跑多久：搬运消耗的能量往往超过计算本身，电池设备和无风扇盒子的热预算先被内存吃掉。

近存计算动的是第三条腿。连线上每缩短一段，同样的数据搬运要的电就更少，单位时间能搬的更多。

关键做法

3D 堆叠与混合键合（hybrid bonding）。 传统微凸点（microbump）的间距限制了堆叠层数与互连密度。混合键合把两片晶圆的铜垫直接键合，互连更密、更短，是垂直堆叠类内存的前提。据 Tom's Hardware 报道，美光（Micron）路线图里在 1ε 节点引入晶圆键合，随后在 ζÅ 节点上 High-NA EUV、在 ηÅ 节点上换新材料继续缩小存储单元。

把内存叠到处理器上。 同一篇报道提到两类产品：vHBM（vertical HBM）把内存堆栈直接放在 AI 加速器或 GPU 上方，靠更短的连接换更低延迟和更高带宽，代价是散热难、能叠的层数受限，因此定位为常规 HBM 的补充而非替代；vEIM（vertical edge inference memory）沿用相似的封装与架构，但目标不同——面向自动驾驶、机器人这类功耗受限的边缘处理器，第一代目标指标是 2 TB/s 带宽、每比特低于 1 pJ 的能耗。

分工变了。 数据中心追最大带宽，端侧追每比特能耗。两条路线共享封装工艺，优化目标却不是同一个。

常见误区

  • 把峰值带宽当成实际吞吐。 2 TB/s 是接口能力，算子能不能跑满还取决于访问模式、bank 冲突、以及模型是否连续访存。实际帧率要对具体模型测。
  • 把路线图当成现货。 报道里这些产品有的是在研、有的绑定在尚未量产的制程节点上（1δ 计划 2027 年下半年量产）。写进采购清单前先确认可交付时间与供货形态。
  • 只算带宽不算热。 叠在处理器上方的内存，热量也叠在一起。无风扇设备的散热余量本来就薄，封装变了，机箱和导热设计要跟着变。
  • 以为换了内存就不用改软件。 新的封装往往带来新的地址空间与访问约束，推理引擎、驱动、算子库都要跟上，否则带宽提升落不到帧率上。

用不上的时候

  • 瓶颈在算力而不是搬运：小模型、低分辨率、单路输入，算力先见底。
  • 模型本身已经很小，权重整体能放进片上缓存，外部带宽不再关键。
  • 设备是插电、有风扇、对功耗不敏感的固定工位机，用常规内存加通道更便宜。
  • 采购周期短，等不到新封装产品上市。

参考

Tom's Hardware，Micron plans to use wafer bonding and High-NA EUV for next-gen DRAM（2026-10-28，HN 收录）：美光在路线图中放弃 4F² 存储单元，改为在 1ε 节点引入晶圆键合、在 ζÅ 节点采用 High-NA EUV、在 ηÅ 节点引入新材料；同时开发 vHBM 与 vEIM 两类垂直内存产品，前者把内存堆栈叠在 AI 加速器上方，后者面向自动驾驶、机器人等功耗受限的边缘处理器，第一代目标为 2 TB/s 带宽、每比特低于 1 pJ 能耗，两者都依赖混合键合与专门的热扩散结构。原文链接：https://www.tomshardware.com/pc-components/dram/micron-plans-to-use-wafer-bonding-and-high-na-euv-for-next-gen-dram-company-also-developing-vertical-high-bandwidth-memory-and-vertical-edge-inference-memory-integrated-directly-on-top-of-processors

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